邏輯函數(shù)的最簡形式

1．化簡邏輯函數(shù)的意義

兩個電路的邏輯功能完全相同。但簡化電路使用的邏輯門較少，體積小且成本低。

(資料圖片)

化簡的意義：根據(jù)化簡后的表達式構成的邏輯電路簡單，可節(jié)省器件，降低成本，提高工作的可靠性。

2.邏輯函數(shù)的常見表達形式

“與-或”表達式:也稱為 “積之和 (Sum of Products，SOP)”表達式；

“或-與”表達式:也稱為 “和之積(Products of Sum， POS)”表達式。

簡化標準(最簡的與-或表達式)

乘積項的個數(shù)最少(與門的個數(shù)少）;每個乘積項中包含的變量數(shù)最少（與門的輸入端個數(shù)少）。

化簡的主要方法：

１．公式法（代數(shù)法）運用邏輯代數(shù)的基本定律和恒等式進行化簡的方法。２．圖解法（卡諾圖法）邏輯變量的個數(shù)受限。

邏輯函數(shù)的代數(shù)化簡法

方法：

并項法

吸收法

消去法

$A+\bar{A} B=A+B $

配項法

示例1

已知邏輯函數(shù)表達式為

要求：（1）最簡的與-或邏輯函數(shù)表達式，并畫出邏輯圖；（2）僅用與非門畫出最簡表達式的邏輯圖。

示例2

試對邏輯函數(shù)表達式 進行變換，僅用或非門畫出該表達式的邏輯圖。

參考文獻：

Verilog HDL與FPGA數(shù)字系統(tǒng)設計，羅杰，機械工業(yè)出版社，2015年04月Verilog HDL與CPLD/FPGA項目開發(fā)教程(第2版), 聶章龍, 機械工業(yè)出版社, 2015年12月Verilog HDL數(shù)字設計與綜合(第2版), Samir Palnitkar著，夏宇聞等譯, 電子工業(yè)出版社, 2015年08月Verilog HDL入門(第3版), J. BHASKER 著 夏宇聞甘偉 譯, 北京航空航天大學出版社, 2019年03月