第一節(jié)：CCS復(fù)合電流源模型

(資料圖)

CCS，con_current source即復(fù)合電流源模型，比NLDM（none lineal delay model即非線性模型）更進(jìn)一步，這個(gè)模型屬于電流源模型，輸出I不變，load上cap變化會(huì)對(duì)I影響，V也變化。

對(duì)于CCS模型，在給定input transition和load capacitance下可以得到output current的波形，如果要計(jì)算出cell delay就需要重構(gòu)出output voltage的波形然后再把cell delay計(jì)算出來。當(dāng)然，CCS模型使用兩段電容來模擬cell的input pin cap，load capacitance要比NLDM模型準(zhǔn)確，因此CCS模型計(jì)算出的cell delay可能比NLDM模型準(zhǔn)確。 對(duì)于計(jì)算Net delay，CCS模型中的驅(qū)動(dòng)模型（隨時(shí)間變化的電流源模型）肯定要比NLDM模型中的驅(qū)動(dòng)模型（線性變化的電壓源模型）更準(zhǔn)確。

第二節(jié)：Net delay的多種計(jì)算模型

常見的net delay model有Wire Load Model、Elmore Delay 模型、高階互連線延遲模型。以Elmore Delay 模型為例，對(duì)于單輸入單輸出的net，假設(shè)不考慮net之間的耦合電容（即不考慮噪聲的影響），并且也不存在電阻性的反饋回路的情況，可以用Elmore Delay模型來計(jì)算Net Delay，如下圖：

根據(jù)Elmore Delay公式，各節(jié)點(diǎn)的delay可以表示為（這就是一個(gè)有限元微積分）：

第三節(jié)：MOS管的輸入輸出特性曲線

以NMOS為例，在柵極上加一定程度的正電壓Vgs，逐漸在襯底表面形成反型層，則溝道逐漸導(dǎo)通。NMOS結(jié)構(gòu)如下圖所示。

如下圖是NMOS的共源解法的輸出特性曲線，觀察可以發(fā)現(xiàn)對(duì)于給定的Vds（對(duì)應(yīng)pg plan中的VDD→VSS壓差），溝道電流iD分為兩個(gè)大的部分：線性區(qū)和平臺(tái)區(qū)。線性區(qū)溝道電流迅速增大，平臺(tái)區(qū)溝道電流幾乎保持不變。

如下圖所示，是MOS管溝道導(dǎo)通電阻RON的計(jì)算公式，結(jié)合MOS管的輸出特性曲線和溝道導(dǎo)通電阻可以判斷，在輸出特性曲線中的虛線左側(cè)MOS管的電阻是可變的，VGS越大，溝道導(dǎo)通電阻越小。

MOS管的輸出特性曲線中虛線右側(cè)稱為恒流區(qū)，恒流區(qū)的電流溝道電流ID的計(jì)算公式如下，其大小基本由VGS決定，VDS對(duì)其影響很小。其中IDS是VGS=2VGS（th）時(shí)的溝道電流值，VGS是柵極的閾值電壓。

第四節(jié)：反相器的輸出特性曲線

如下圖所示，是CMOS反相器的基本結(jié)構(gòu)，其中T1是P溝道增強(qiáng)型MOS管，T2是N溝道增強(qiáng)型MOS管，VDD是電源，VSS是地，Vi是柵極電壓，Vo是輸出電壓，ID是溝道電流。

如下圖分別是反相器的輸出電壓特性曲線和溝道電流特性曲線，其中反相器本身閾值電壓等于1/2VDD（此處反相器的特性曲線處于峰值），VGS（th）p和VGS（th）N分別是PMOS和NMOS的柵極閾值電壓。

我們須有這樣一個(gè)認(rèn)識(shí)：數(shù)字信號(hào)傳遞是靠電平（電壓）的，溝道電流是為了傳遞電壓的，所謂的電流源模型只是為了模擬電壓傳遞的過程。

第五節(jié)：條件相同時(shí)，單元驅(qū)動(dòng)能力跟什么因素有關(guān)

其他條件相同時(shí)，溝道寬度越大，驅(qū)動(dòng)能力越強(qiáng)。因?yàn)闇系涝酱螅瑴系离娮鑂ON越小，電壓降越小，輸出的voltage曲線越上揚(yáng)，對(duì)負(fù)載充電能力越強(qiáng)。有一個(gè)名詞來表征溝道并行的管子數(shù)量叫“finger”，對(duì)應(yīng)標(biāo)準(zhǔn)單元中的“D1” “D2“ ”D4“等。不過也須認(rèn)識(shí)到，溝道寬度越大，驅(qū)動(dòng)能力變強(qiáng)，柵襯電容也越大，充電速度越慢，所以其本身cell delay反而越大。

第六節(jié)：為什么組合邏輯單元的驅(qū)動(dòng)能力差

所謂的驅(qū)動(dòng)能力差，是跟反相器（INVERTER）和中繼器（BUFFER）相比而言。以與非門和反相器為例，作為說明。

對(duì)比可以發(fā)現(xiàn)，組合邏輯和反相器相比存在兩個(gè)問題：1內(nèi)部走線更加復(fù)雜（RC網(wǎng)絡(luò)更復(fù)雜，RC參數(shù)更大）；2同樣輸出高電平或低電平時(shí)，組合邏輯走過的溝道結(jié)構(gòu)可能更復(fù)雜（溝道總寬度更長）。

結(jié)合本文第二節(jié)的net delay計(jì)算的知識(shí)我們可以知道，net delay計(jì)算采取的是有限元積分的方法，如果RC網(wǎng)絡(luò)更復(fù)雜，那么積分劃分的“元“的數(shù)量越多，結(jié)合RC曲線的知識(shí)，輸出voltage波形曲線每多經(jīng)過一個(gè)▲net（即一個(gè)“元”），那么voltage波形曲線就會(huì)進(jìn)行一定程度的衰減，衰減地越厲害，其對(duì)輸出負(fù)載地充電能力越弱，驅(qū)動(dòng)能力自然變差。

結(jié)合本文第三節(jié)和第四節(jié)MOS管和反相器輸出特性曲線的知識(shí)，走過的溝道越長，串聯(lián)電阻越大，輸出電壓降就會(huì)越大，對(duì)輸出負(fù)載地充電能力就會(huì)差，驅(qū)動(dòng)能力自然變差。