(相關資料圖)

FPGA中時序約束是設計的關鍵點之一，準確的時鐘約束有利于代碼功能的完整呈現(xiàn)。進行時序約束，讓軟件布局布線后的電路能夠滿足使用的要求。

周期約束是結合所用時鐘源（晶振）在軟件中進行約束，從而使得軟件可以獲得時鐘周期參數，保證布局布線過程中不違規(guī)。

1 建立/保持時間

在FPGA中談及時序約束，首先要了解三個基本名詞：觸發(fā)器、建立時間和保持時間。在FPGA中做時序約束便是為了滿足建立時間和保持時間。

觸發(fā)器（FF）概念為：對脈沖邊沿敏感，其狀態(tài)只在時鐘脈沖的上升沿或下降沿的瞬間改變；

建立時間（Setup）概念為：在時鐘clk的上升沿到來之前，數據相對于該上升沿有一個最小的時間提前量，這個時間量為建立時間；（這里可以這樣理解，就是數據來了之后間隔一個時間，時鐘clk才產生上升沿捕獲數據）；

保持時間（Hold）概念為：在時鐘clk的上升沿到來之后，數據相對于該上升沿必須保持一個最小的時間量，這個時間量為保持時間；（這里可以這樣理解，時鐘clk產生上升沿之后，數據需要保持住一個時間，保證時鐘clk上升沿捕獲到數據）；

NOTE：

a. FPGA的建立/保持時間是由器件物理特性決定的，與生產、加工工藝有關（后續(xù)會講FPGA的生產過程）。當使用某款FPGA芯片時，建立時間和保持時間隨之確定。

b. Xilinx FPGA的建立時間setup基本都在0.04ns的量級，保持時間hold time基本在0.2