FPGA設計攔路虎之亞穩態度決定一切

2023-08-03 09:02:54 來源:無界邏輯

面試必問題目,先記幾個結論:


(相關資料圖)

1.亞穩態會導致數字系統出現莫名其妙的故障

2.亞穩態這種現象不能絕對避免

3.滿足寄存器Tsu和Th的采樣,通常不會出現亞穩態現象

4.違反寄存器tsu或tH的采樣不一定會導致亞穩態輸出

5.亞穩態現象發生的概率不能消除,只能降低。

亞穩態這種現象是不可避免的,哪怕是在同步電路中也有概率出現,所以作為設計人員,我們能做的是減少亞穩態發生的概率。由于亞穩態而計算出的平均無故障工作時間 (MTBF)。設計人員是否應采取措施減少此類故障發生的機會。

以下拿爬山的小球作為例子解釋。

左上的圖,表示信號跳變時,已經超過了時鐘沿后的保持時間了。這時觸發器的輸出還是舊值,可參考左下的時序圖。

中上的圖,表示信號跳變時,正好滿足時鐘沿的建立和保持時間。這時觸發器的輸出為新值,可參考中下的時序圖。

右上的圖,表示信號跳變時,不滿足時鐘沿的建立和保持時間。這時觸發器的輸出是亞穩態,可參考右下的時序圖。

Figure 1. Metastability Illustrated as a Ball Dropped on a Hill

下圖表示,亞穩態經過一段時間會穩定到新值或者舊值。也就是小球在山頂或者山腰會回落到山腳,要么是左邊,要么是右邊。

Figure 2. Examples of Metastable Output Signals

跨時鐘域的經典處理方法就是多打兩拍,也可以使用三拍或者更多拍的同步寄存器同步。

Figure 3. Sample Synchronization Register Chain

如上都是闡述的單bit跨時鐘域的處理,而對于總線跨時鐘的如何處理呢?我們下期再講。

審核編輯:劉清

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